Bislang sind Mikrochips ebene Gebilde, doch solche Strukturen benötigen relativ lange Leiterbahnen, um die einzelnen Elemente ihrer Schaltung zu verbinden oder sich mit den anderen Halbleiterplättchen auf der gleich-falls ebenen Platine auszutauschen. Das verlängert zwangsläufig den Weg der elektrischen Signale und beschränkt so die mögliche Schaltgeschwindigkeit. Zudem mindern große Lötkontakte die Qualität der Signalübertragung.

Ohnehin setzen Standardgehäuse, die einen Chip mechanisch schützen, dem Datenaustausch auf der Leiterplatte geometrisch bedingte Grenzen. Sie erinnern an rechteckige Käfer, aus deren Flanken kleine Metallfüßchen wachsen. Über jeden solchen "Pin" kann nur ein elektrisches Signal fließen, maximal einige hundert finden an den Gehäusen Platz (ein Pentium-4-Prozessor hat 478 Pins). Das limitiert den Informationsfluss von Chip zu Chip und damit eine Parallelisierung der Verarbeitung etwa in so genannten Beowulf-Clustern, also Hypercomputern aus vielen parallel arbeitenden PCs (SdW, 3/2002, S. 88).

"Wir leben bereits mit einer Verdrahtungskrise", meint Peter Ramm, Abteilungsleiter am Fraunhofer-Institut für Zuverlässigkeit und Mikrointegration in München (IZM). "Heute arbeiten Standard-Prozessoren mit Taktfrequenzen von zwei Gigahertz, in zehn Jahren sollen es mehr als zehn Gigahertz sein. Das wird sich mit der gängigen Verdrahtungstechnik kaum machen lassen."

Als Lösung propagieren Entwickler eine Stapelbauweise, die Chips in Stockwerken aufeinander schichtet. Im Idealfall verkürzen senkrechte elektrische Leitungen die Signalwege erheblich, überdies wären bei heutigen Struktur-größen von einigen Mikrometern mehrere Millionen solcher "Steigleitungen" pro Quadratzentimeter Chipfläche möglich. Das Stapeln spart Platz und Gewicht, kürzere Verbindungen bedeuten gleichzeitig weniger Ohm’schen Widerstand und damit weniger Abwärme. Beide Aspekte sind besonders für tragbare Geräte wie Handys oder Notebooks von Bedeutung. Einige 3-D-Verfahren erlauben auch eine enge Vernetzung von Schaltungen, die aus unterschiedlichem Material bestehen oder mit verschiedenen Technologien produziert werden müssen. Diese Mischtechnologie ("Systems-on-a-Chip" oder "Mixed Technology") ist für Chiphersteller äußerst attraktiv (SdW 1/1999, S. 93 und 7/2001, S. 92).

Die älteste Technik im "Chip-Hochbau" ist die monolithische Integration. Sie spielt das chemisch-physikalische Instrumentarium der Halbleitertechnologen aus, um Struktur über Struktur zu legen: Maskieren, Belichten, Ätzen, Aufdampfen von frischem Halbleitermaterials (meist Silizium), Tempern und viele Schritte mehr. Dies erlaubt zwar so kurze Signalwege wie kaum eine andere Technik, scheitert aber bislang an einem gravierenden Nachteil. Wenn Silizium für eine neue Struktur aufgedampft wird, bildet es ein weitgehend ungeordnetes, amorphes Netzwerk; für hochwertige Halbleiterschaltungen ist aber ein perfekter Kristall vonnöten. Der entsteht durch nochmaliges Aufheizen der neuen Schicht auf mehr als tausend Grad Celsius. Doch das zerstört bereits fertige, tiefer liegende Halbleiterstrukturen. "Die monolithische Integration galt deshalb nur bis Ende der 1980er Jahre als die Zukunftsvision", kommentiert Holger Hübner, Projektleiter bei der Infineon Technologies AG. Sie wird sich wohl nur bei sehr speziellen Produkten etablieren, für deren obere Geschosse Silizium minderer Qualität genügt.

Alternative Verfahren setzen auf Fertigbauten aus konventionell produzierten Schaltkreisen. Bei der Chip-to-Chip-Technologie werden einzelne Schaltungen gestapelt und meist mit Epoxydharz verklebt, die Wafer-to-Wafer-Methode setzt gleich komplette Wafer – also Scheiben aus Silizium-Einkristall – mit jeweils Tausenden fertiger Chips aufeinander, bevor der verklebte Stapel in 3-D-Chips zersägt wird. Von dieser parallelen Produktion vieler tausend Einheiten erwarten Experten günstige Herstellungskosten.

Mit den Stapel-Methoden kann die Industrie sehr geschickt Chips verschiedener Technologien integrieren. Das ist zum Beispiel bei Mikroprozessoren in Computern wichtig, in denen logische Schaltungen schnell auf Speicher zugreifen müssen – in der obersten Ebene könnte das Rechenwerk liegen, direkt darunter der Speicherbaustein. Heute werden solche Elemente noch nebeneinander auf einem Chip platziert. Doch das ist sehr teuer, weil das Element mit dem aufwendigsten Fertigungsprozess die Gesamtzahl der Produktionsschritte bestimmt. Getrennte, spezialisierte Chips, die per 3-D-Integration eng vernetzt werden, lösen dieses Problem elegant und billiger.

Die Verdrahtung dieser Ebenen erfolgt über so genannte Inter-Chip-Vias (ICVs). Deren Abmessungen sollten fast so fein sein wie die mikroskopischen Strukturen der Schaltkreise. Eine zentrale Forderung der Industrie: Die Herstellung der Vias wie auch die der Stapel selbst muss sich der etablierten Standardverfahren bedienen, in die erheblich investiert wurde.

Ein solches 3-D-Verfahren ist die Vertikale-System-Integration (VSI, siehe Grafik links). Das IZM hat diese Technologie im Rahmen eines vom Bundesministerium für Bildung und Forschung geförderten Projekts zusammen mit dem Unternehmen Infineon entwickelt. Ausgangsmaterial sind Wafer mit konventionell gefertigten Chips. In jeden Wafer, der hinzu kommt, werden zuvor etwa zehn Mikrometer tiefe Gruben mit zwei bis drei Mikrometer Durchmesser geätzt. Sie sitzen dort, wo jeweils ein Inter-Chip-Via entstehen soll. Auf den Wafer wird oben ein "Handling-Wafer" aufgeklebt. Dann wird er von unten von ursprünglich etwa 700 Mikrometer auf zehn Mikrometer Dicke abgetragen (gedünnt). Nur diese dünne Schicht wurde während der Lithografie strukturiert, der Rest ist Trägermaterial. Auf diese Weise werden die geätzten Gruben zu Kanälen, die den Wafer komplett durchdringen.

Löten und Legieren

An den komplementären Stellen des unteren Wafers befinden sich Metallkontakte ("Pads" beziehungsweise "Binnenkontakte"). Diese haben einen Durchmesser von weniger als zehn Mikrometern. Beim Zusammensetzen der Wafer müssen die mikroskopischen Pads die mikroskopischen Kanäle exakt treffen. Das übernimmt ein optisches Justierverfahren, das in der Halbleiterindustrie Standard ist: Es überlagert die mikroskopischen Bilder der Kontaktflächen beider Wafer und verschiebt beide so lange, bis die ICVs des oberen und die Pads des unteren Wafers sich treffen. Da sichtbares Licht verwendet wird, beträgt die Genauigkeit weniger als ein Mikrometer.

Eine dünne Polyimidschicht auf dem unteren Stockwerk verklebt dann den Stapel. Zum Schluss werden die Inter-Chip-Via-Kanäle geöffnet, innen isoliert und dann mit einem leitenden Metall, Wolfram oder Kupfer, gefüllt. Die Pads bilden dabei das Kontakt-Fundament, auf dem die Metallfüllungen der Inte-Chip-Vias wie leitfähige Säulen stehen. Auf diese Weise lassen sich mehrere Millionen Kontakte pro Quadratzentimeter anlegen.

Infineon hat zudem ein Verfahren namens Solid entwickelt, bei dem die Chips nicht aufeinander geklebt, sondern miteinander verlötet werden. Solid verdankt seinen Namen einem speziellen Lötverfahren, der Solid-Liquid-Diffu-sion (zu Deutsch: Diffusionslöten). Es verwendet eine sehr dünne Zinnschicht, die sich beim Erhitzen völlig auflöst und deren Atome mit den zu verbindenden Metallteilen eine feste, hitzebeständige Legierung bilden.

Inter-Chip-Vias sind nicht vonnöten. Der obere und der untere Chip tragen vielmehr winzige Binnenkontakte von jeweils 15 Mikrometer Durchmesser, einer von beiden zudem die Schicht aus Lötzinn. Dann drehen die Technologen den oberen Chip herum – sie sprechen vom Flip-Chip – und justieren ihn optisch auf dem unteren. Zum Schluss wird das Sandwich bei schonenden 270 bis 300 Grad Celsius verlötet.

Obwohl auch Solid im Prinzip unbegrenzt viele Schaltungsebenen stapeln kann, will Infineon zunächst mit nur zweien in Produktion gehen. Holger Hübner erläutert: "Bei zwei Schichten müssen wir den oberen Wafer nicht dünnen und sparen uns deshalb den Handling-Wafer. Das reduziert den Solid-Prozess von knapp hundert auf nur zwölf Schritte und halbiert dabei die Zahl der notwendigen Chipgehäuse. Und das rechnet sich schon." Zumal Solid bereits Chips unterschiedlicher Herkunft und Produktionsweise kombinieren kann. Die Binnenkontakte müssen dafür nicht einmal perfekt aufeinander passen, eine dünne Umverdrahtungsschicht vermittelt die elektrischen Leitungen.

Solid erlaubt bis zu mehrere hunderttausend Binnenkontakte pro Quadratzentimeter, also aus heutiger Sicht einen enormen Zuwachs an parallelen Inter-Chip-Verbindungen. "Das ist derzeit nur für spezielle High-End-Anwendungen wichtig", so der Projektleiter. Die winzigen Kontakte und kurzen Leitungen haben zudem geringe parasitäre Streukapazitäten. "Dadurch ist es uns erstmals möglich, sehr hochfrequente elektrische Signale bis zu hundert Gigahertz über die Grenze eines Chips hinaus zu einem zweiten zu übertragen."

Aus: Spektrum der Wissenschaft 8 / 2002, Seite 82
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